Datasheets - 时钟产生与分配IC - 2

小节: "时钟产生与分配IC"
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  1. Datasheet Analog Devices LTC6957IDD-4#PBF
    低相位噪声、双输出缓冲器 / 驱动器 / 逻辑转换器
  2. Datasheet Analog Devices LTC6957IDD-4#TRPBF
    低相位噪声、双输出缓冲器 / 驱动器 / 逻辑转换器
  1. Datasheet Analog Devices LTC6957IMS-1#PBF
    低相位噪声、双输出缓冲器 / 驱动器 / 逻辑转换器
  2. Datasheet Analog Devices LTC6957IMS-1#TRPBF
    低相位噪声、双输出缓冲器 / 驱动器 / 逻辑转换器
  3. Datasheet Analog Devices LTC6957HMS-1#PBF
    低相位噪声、双输出缓冲器 / 驱动器 / 逻辑转换器
  4. 可编程VersaClock时钟发生器 5P35021是VersaClock可编程时钟发生器,专为低功耗,消费类和高性能PCI Express应用而设计。 5P35021器件采用三个PLL架构设计,每个PLL均可单独编程,并允许多达五个唯一的频率输出。 5P35021具有内置的独特功能,例如主动节电(PPS),性能功率平衡(PPB),降低过冲技术(ORT)和超低功耗DCO。内部OTP存储器允许用户在开机后无需编程即可将配置存储在设备中,然后通过I2C接口再次对5P35021进行编程。
  5. 可编程VersaClock时钟发生器 5P35021是VersaClock可编程时钟发生器,专为低功耗,消费类和高性能PCI Express应用而设计。 5P35021器件采用三个PLL架构设计,每个PLL均可单独编程,并允许多达五个唯一的频率输出。 5P35021具有内置的独特功能,例如主动节电(PPS),性能功率平衡(PPB),降低过冲技术(ORT)和超低功耗DCO。内部OTP存储器允许用户在开机后无需编程即可将配置存储在设备中,然后通过I2C接口再次对5P35021进行编程。
  6. 可编程VersaClock时钟发生器 5P35021是VersaClock可编程时钟发生器,专为低功耗,消费类和高性能PCI Express应用而设计。 5P35021器件采用三个PLL架构设计,每个PLL均可单独编程,并允许多达五个唯一的频率输出。 5P35021具有内置的独特功能,例如主动节电(PPS),性能功率平衡(PPB),降低过冲技术(ORT)和超低功耗DCO。内部OTP存储器允许用户在开机后无需编程即可将配置存储在设备中,然后通过I2C接口再次对5P35021进行编程。
  7. 可编程VersaClock时钟发生器 5P35021是VersaClock可编程时钟发生器,专为低功耗,消费类和高性能PCI Express应用而设计。 5P35021器件采用三个PLL架构设计,每个PLL均可单独编程,并允许多达五个唯一的频率输出。 5P35021具有内置的独特功能,例如主动节电(PPS),性能功率平衡(PPB),降低过冲技术(ORT)和超低功耗DCO。内部OTP存储器允许用户在开机后无需编程即可将配置存储在设备中,然后通过I2C接口再次对5P35021进行编程。
  8. 可编程VersaClock时钟发生器 5P35021是VersaClock可编程时钟发生器,专为低功耗,消费类和高性能PCI Express应用而设计。 5P35021器件采用三个PLL架构设计,每个PLL均可单独编程,并允许多达五个唯一的频率输出。 5P35021具有内置的独特功能,例如主动节电(PPS),性能功率平衡(PPB),降低过冲技术(ORT)和超低功耗DCO。内部OTP存储器允许用户在开机后无需编程即可将配置存储在设备中,然后通过I2C接口再次对5P35021进行编程。
  9. 可编程VersaClock时钟发生器 5P35021是VersaClock可编程时钟发生器,专为低功耗,消费类和高性能PCI Express应用而设计。 5P35021器件采用三个PLL架构设计,每个PLL均可单独编程,并允许多达五个唯一的频率输出。 5P35021具有内置的独特功能,例如主动节电(PPS),性能功率平衡(PPB),降低过冲技术(ORT)和超低功耗DCO。内部OTP存储器允许用户在开机后无需编程即可将配置存储在设备中,然后通过I2C接口再次对5P35021进行编程。
  10. 可编程VersaClock时钟发生器 5P35021是VersaClock可编程时钟发生器,专为低功耗,消费类和高性能PCI Express应用而设计。 5P35021器件采用三个PLL架构设计,每个PLL均可单独编程,并允许多达五个唯一的频率输出。 5P35021具有内置的独特功能,例如主动节电(PPS),性能功率平衡(PPB),降低过冲技术(ORT)和超低功耗DCO。内部OTP存储器允许用户在开机后无需编程即可将配置存储在设备中,然后通过I2C接口再次对5P35021进行编程。
  11. 具有片内匹配功能的超低功耗4输出Pcie时钟发生器 PI6CG33401是一款4输出极低功耗PCIe Gen1 / Gen2 / Gen3 / Gen4 / Gen 5时钟发生器。它使用25MHz晶体或CMOS参考作为输入,以产生具有片上端接的100MHz低功耗差分HCSL输出。片内端接可以节省16个外部电阻,并使布局更容易。提供了一个额外的缓冲基准输出,以用作其他电路的低噪声基准。 它使用Diodes专有的PLL设计来实现非常低的抖动,从而满足PCIe Gen1 / Gen2 / Gen3 ...
  12. 具有片内匹配功能的超低功耗4输出Pcie时钟发生器 PI6CG33401是一款4输出极低功耗PCIe Gen1 / Gen2 / Gen3 / Gen4 / Gen 5时钟发生器。它使用25MHz晶体或CMOS参考作为输入,以产生具有片上端接的100MHz低功耗差分HCSL输出。片内端接可以节省16个外部电阻,并使布局更容易。提供了一个额外的缓冲基准输出,以用作其他电路的低噪声基准。 它使用Diodes专有的PLL设计来实现非常低的抖动,从而满足PCIe Gen1 / Gen2 / Gen3 ...
  13. 具有片内匹配功能的超低功耗4输出Pcie时钟发生器 PI6CG33401是一款4输出极低功耗PCIe Gen1 / Gen2 / Gen3 / Gen4 / Gen 5时钟发生器。它使用25MHz晶体或CMOS参考作为输入,以产生具有片上端接的100MHz低功耗差分HCSL输出。片内端接可以节省16个外部电阻,并使布局更容易。提供了一个额外的缓冲基准输出,以用作其他电路的低噪声基准。 它使用Diodes专有的PLL设计来实现非常低的抖动,从而满足PCIe Gen1 / Gen2 / Gen3 ...
  14. 具有片内匹配功能的超低功耗4输出Pcie时钟发生器 PI6CG33401是一款4输出极低功耗PCIe Gen1 / Gen2 / Gen3 / Gen4 / Gen 5时钟发生器。它使用25MHz晶体或CMOS参考作为输入,以产生具有片上端接的100MHz低功耗差分HCSL输出。片内端接可以节省16个外部电阻,并使布局更容易。提供了一个额外的缓冲基准输出,以用作其他电路的低噪声基准。 它使用Diodes专有的PLL设计来实现非常低的抖动,从而满足PCIe Gen1 / Gen2 / Gen3 ...
  15. 具有片内匹配功能的超低功耗4输出Pcie时钟发生器 PI6CG33401C是4输出极低功耗PCIe Gen1 / Gen2 / Gen3 / Gen4 / Gen 5时钟发生器。它使用25MHz晶体或CMOS参考作为输入,以产生具有片上端接的100MHz低功耗差分HCSL输出。片内端接可以节省16个外部电阻,并使布局更容易。提供了一个额外的缓冲基准输出,以用作其他电路的低噪声基准。 它使用Diodes专有的PLL设计来实现非常低的抖动,从而满足PCIe Gen1 / Gen2 / Gen3 ...
  16. PCI Express(pcie)时钟发生器 PI6CG33802C是一个8输出,低功耗PCIe Gen1 / Gen2 / Gen3 / Gen4 / Gen5时钟发生器。它使用25MHz的晶体 或CMOS参考作为输入,以产生具有片上端接的100MHz低功耗差分HCSL输出。片上端接可以节省32个外部电阻,并使布局更容易。提供了一个额外的缓冲基准输出,以用作其他电路的低噪声基准。 它使用Diodes专有的PLL设计来实现非常低的抖动,从而满足PCIe Gen1 / Gen2 / Gen3 ...
  17. PCI Express(pcie)时钟发生器 PI6CG33802C是一个8输出,低功耗PCIe Gen1 / Gen2 / Gen3 / Gen4 / Gen5时钟发生器。它使用25MHz的晶体 或CMOS参考作为输入,以产生具有片上端接的100MHz低功耗差分HCSL输出。片上端接可以节省32个外部电阻,并使布局更容易。提供了一个额外的缓冲基准输出,以用作其他电路的低噪声基准。 它使用Diodes专有的PLL设计来实现非常低的抖动,从而满足PCIe Gen1 / Gen2 / Gen3 ...
  18. 具有片内匹配功能的超低功耗4输出Pcie时钟发生器 PI6CG33402是一款四输出,非常低功耗的PCIe Gen1 / Gen2 / Gen3 / Gen4 / Gen5时钟发生器。它使用25MHz晶体或CMOS参考作为输入,以产生具有片上端接的100MHz低功耗差分HCSL输出。片内端接可以节省16个外部电阻,并使布局更容易。提供了一个额外的缓冲基准输出,以用作其他电路的低噪声基准。 它使用Diodes专有的PLL设计来实现非常低的抖动,从而满足PCIe Gen1 / Gen2 / ...