Datasheet 1508МТ015, К1508МТ015, К1508МТ015К, 1508МТ01Н4, К1508МТ01Н4 (Миландр) - 7
| 制造商 | Миландр |
| 描述 | Микросхема синтезатора частот с дробным коэффициентом деления и встроенным генератором, управляемым напряжением |
| 页数 / 页 | 42 / 7 — Спецификация 1508МТ015, К1508МТ015, К1508МТ015К, 1508МТ01Н4, К1508МТ01Н4. … |
| 文件格式/大小 | PDF / 1.4 Mb |
| 文件语言 | 英语 |
Спецификация 1508МТ015, К1508МТ015, К1508МТ015К, 1508МТ01Н4, К1508МТ01Н4. Описание функционирования микросхемы. 5.1
该数据表的模型线
文件文字版本
link to page 30 link to page 23 link to page 23
Спецификация 1508МТ015, К1508МТ015, К1508МТ015К, 1508МТ01Н4, К1508МТ01Н4 5 Описание функционирования микросхемы 5.1 Общее описание микросхемы
Микросхема представляет собой широкополосный синтезатор частоты с встроенным генератором, управляемым напряжением (ГУН), который в сочетании с внешним петлевым фильтром образует законченную петлю ФАПЧ. Петлевой фильтр устанавливается между выводами CP и TUNE (cм. Рисунок 16). Встроенный ГУН вырабатывает частоту в диапазоне от 3 до 6 ГГц. Синтезатор может работать как в дробном, так и в целочисленном режиме и, благодаря использованию выходных делителей с коэффициентом деления от 1 до 128, способен производить сигнал с частотой от 23,43475 МГц до 6 ГГц на дифференциальных СВЧ-выходах OUT1P, OUT1N и OUT2P, OUT2N. Помимо СВЧ-выходов сигнал частотой до 800 МГц можно получить на выходе стандарта LVDS (OUTLVDSP, OUTLVDSN), а также КМОП-сигнал частотой до 250 МГц – на выходе OUTCMOS. Управление микросхемой осуществляется через последовательный SPI- интерфейс. Описание всех регистров управления приведено в подразделе «Карта регистров SPI-интерфейса». Микросхема содержит два независимых набора выходных делителей частоты с коэффициентами деления 1, 2, 4, 8, 16, 32, 64, 128. Любой из выходных делителей частоты может быть включен в обратную связь петли ФАПЧ дополнительно к петлевому делителю для расширения диапазона петлевого коэффициента умножения, а также для приложений с точной синхронизацией выходного сигнала к опорному (см. подраздел “Регулировка фазы выходного сигнала”). Выбор включаемого выходного делителя осуществляется установкой: MUXFB = 1, если в обратную связь петли ФАПЧ включается выходной делитель номер 1; MUXFB = 2, если в обратную связь петли ФАПЧ включается выходной делитель номер 2; MUXFB = 0, если выходные делители не включены в обратную связь петли ФАПЧ. Дробный коэффициент петлевого делителя частоты создается при помощи сигма-дельта модулятора 3-го порядка, который может работать в следующих режимах: 14-разрядный режим с переменным знаменателем MOD2; 24-разрядный режим с постоянным знаменателем 224; режим последовательного каскадного соединения двух модуляторов с эффективной разрядностью 36 бит для приложений с точной подстройкой частоты. Переключение режимов работы модулятора, а также включение целочисленного режима задается управляющим полем MODSEL. Опорная частота может быть поделена делителем опорной частоты, а также умножена встроенным удвоителем частоты. Удвоитель частоты задействуется установкой DBR = 1. Если выходные делители не включены в обратную связь (MUXFB = 0) частота в захваченном состоянии ФАПЧ на выходе ГУН определяется выражением 𝐹𝑉𝐶𝑂 = 𝐹𝑅𝐸𝐹 (1+𝐷𝐵𝑅) ∗ 𝑁. (1) 𝑅 © АО «ПКК Миландр» ТСКЯ.431239.004CП 7 Document Outline 1 Структурная блок-схема микросхемы 2 Условное графическое обозначение 3 Описание выводов 4 Указания по применению и эксплуатации 5 Описание функционирования микросхемы 5.1 Общее описание микросхемы 5.2 Тракт опорной частоты 5.3 Петлевой делитель частоты 5.4 Фазовый детектор и зарядно-разрядный блок 5.4.1 Ток смещения ЗРБ 5.5 Генератор, управляемый напряжением 5.6 Система автоматической установки диапазона ГУН 5.7 Работа в режиме с отключенной автокалибровкой и непосредственной установкой рабочего диапазона ГУН 5.8 Выходные делители частоты, выходы RF, CMOS, LVDS 5.9 Детектор захвата частоты 5.10 Универсальный выход MUXOUT 5.11 Функция быстрого захвата частоты (Fast Lock) 5.12 Функция предотвращения «проскальзывания» циклов (CSR – Cycle Slip Reduction) 5.13 Отключение буферов выходного сигнала 5.14 Фазовый шум и паразитные составляющие спектра выходного сигнала в дробных режимах работы 5.15 Функция управления фазой выходного сигнала 5.16 Ток потребления в различных режимах работы 5.17 Процедура включения и начальное состояние микросхемы 5.18 Описание протокола интерфейса программирования 5.18.1 Запись регистров управления 5.18.2 Чтение внутренних регистров состояния 5.19 Карта регистров SPI-интерфейса 6 Типовая схема включения микросхемы 7 Предельно-допустимые характеристики микросхемы 8 Электрические параметры микросхемы 9 Справочные данные 10 Основные зависимости 11 Габаритный чертеж микросхемы 12 Информация для заказа 13 Лист регистрации изменений
Спецификация 1508МТ015, К1508МТ015, К1508МТ015К, 1508МТ01Н4, К1508МТ01Н4 5 Описание функционирования микросхемы 5.1 Общее описание микросхемы
Микросхема представляет собой широкополосный синтезатор частоты с встроенным генератором, управляемым напряжением (ГУН), который в сочетании с внешним петлевым фильтром образует законченную петлю ФАПЧ. Петлевой фильтр устанавливается между выводами CP и TUNE (cм. Рисунок 16). Встроенный ГУН вырабатывает частоту в диапазоне от 3 до 6 ГГц. Синтезатор может работать как в дробном, так и в целочисленном режиме и, благодаря использованию выходных делителей с коэффициентом деления от 1 до 128, способен производить сигнал с частотой от 23,43475 МГц до 6 ГГц на дифференциальных СВЧ-выходах OUT1P, OUT1N и OUT2P, OUT2N. Помимо СВЧ-выходов сигнал частотой до 800 МГц можно получить на выходе стандарта LVDS (OUTLVDSP, OUTLVDSN), а также КМОП-сигнал частотой до 250 МГц – на выходе OUTCMOS. Управление микросхемой осуществляется через последовательный SPI- интерфейс. Описание всех регистров управления приведено в подразделе «Карта регистров SPI-интерфейса». Микросхема содержит два независимых набора выходных делителей частоты с коэффициентами деления 1, 2, 4, 8, 16, 32, 64, 128. Любой из выходных делителей частоты может быть включен в обратную связь петли ФАПЧ дополнительно к петлевому делителю для расширения диапазона петлевого коэффициента умножения, а также для приложений с точной синхронизацией выходного сигнала к опорному (см. подраздел “Регулировка фазы выходного сигнала”). Выбор включаемого выходного делителя осуществляется установкой: MUXFB = 1, если в обратную связь петли ФАПЧ включается выходной делитель номер 1; MUXFB = 2, если в обратную связь петли ФАПЧ включается выходной делитель номер 2; MUXFB = 0, если выходные делители не включены в обратную связь петли ФАПЧ. Дробный коэффициент петлевого делителя частоты создается при помощи сигма-дельта модулятора 3-го порядка, который может работать в следующих режимах: 14-разрядный режим с переменным знаменателем MOD2; 24-разрядный режим с постоянным знаменателем 224; режим последовательного каскадного соединения двух модуляторов с эффективной разрядностью 36 бит для приложений с точной подстройкой частоты. Переключение режимов работы модулятора, а также включение целочисленного режима задается управляющим полем MODSEL. Опорная частота может быть поделена делителем опорной частоты, а также умножена встроенным удвоителем частоты. Удвоитель частоты задействуется установкой DBR = 1. Если выходные делители не включены в обратную связь (MUXFB = 0) частота в захваченном состоянии ФАПЧ на выходе ГУН определяется выражением 𝐹𝑉𝐶𝑂 = 𝐹𝑅𝐸𝐹 (1+𝐷𝐵𝑅) ∗ 𝑁. (1) 𝑅 © АО «ПКК Миландр» ТСКЯ.431239.004CП 7 Document Outline 1 Структурная блок-схема микросхемы 2 Условное графическое обозначение 3 Описание выводов 4 Указания по применению и эксплуатации 5 Описание функционирования микросхемы 5.1 Общее описание микросхемы 5.2 Тракт опорной частоты 5.3 Петлевой делитель частоты 5.4 Фазовый детектор и зарядно-разрядный блок 5.4.1 Ток смещения ЗРБ 5.5 Генератор, управляемый напряжением 5.6 Система автоматической установки диапазона ГУН 5.7 Работа в режиме с отключенной автокалибровкой и непосредственной установкой рабочего диапазона ГУН 5.8 Выходные делители частоты, выходы RF, CMOS, LVDS 5.9 Детектор захвата частоты 5.10 Универсальный выход MUXOUT 5.11 Функция быстрого захвата частоты (Fast Lock) 5.12 Функция предотвращения «проскальзывания» циклов (CSR – Cycle Slip Reduction) 5.13 Отключение буферов выходного сигнала 5.14 Фазовый шум и паразитные составляющие спектра выходного сигнала в дробных режимах работы 5.15 Функция управления фазой выходного сигнала 5.16 Ток потребления в различных режимах работы 5.17 Процедура включения и начальное состояние микросхемы 5.18 Описание протокола интерфейса программирования 5.18.1 Запись регистров управления 5.18.2 Чтение внутренних регистров состояния 5.19 Карта регистров SPI-интерфейса 6 Типовая схема включения микросхемы 7 Предельно-допустимые характеристики микросхемы 8 Электрические параметры микросхемы 9 Справочные данные 10 Основные зависимости 11 Габаритный чертеж микросхемы 12 Информация для заказа 13 Лист регистрации изменений